- 文/圖:Wa-People/李慧臻 Jane Lee
- 2021.06.15
圖說:新思 IP於台積電N5製程多項首度通過矽晶設計成功案例,獲業界廣泛採用。新思科技(Synopsys)今日宣布其 DesignWare 介面、邏輯庫(Logic Library)、嵌入式記憶體(Embedded Memory)和 PVT 監視器 IP 解決方案,讓客戶在台積電 N5 製程中實現多項首度通過矽晶設計成功案例(first-pass silicon success),已獲得20 多家領先的半導體公司採用,大幅降低 SoC 整合的風險。
- 文:Wa-People/李慧臻 Jane Lee
- 圖:Wa-People/編輯中心
- 2021.05.22
圖說:Cadence 推出Spectre FX FastSPICE 模擬器,加快記憶體和晶片的驗證速度。Cadence宣布全新Cadence Spectre FX 模擬器,能夠有效驗證記憶體和大規模SoC設計。Cadence提供業界領先的Spectre模擬平台,與具有相同或更高精度的最新FastSPICE模擬器相比,具創新和可擴展性的FastSPICE架構,提供高達3倍的效能,該平台提供業界唯一完整模擬解決方案,可為從元件表徵化到晶片級驗證的所有應用。
- 文:Wa-People/李慧臻 Jane Lee
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- 2021.05.20
圖說:西門子數位化工業軟體日前宣佈收購Fractal Technologies西門子數位化工業軟體日前宣佈收購Fractal Technologies,該公司總部位於美國和荷蘭,是一家領先的簽核級品質IP確認解決方案供應商。此次收購可以協助西門子的EDA客戶更快、更容易驗證其IC設計中使用的內部和外部IP以及單元庫,進而提高整體品質並加快產品上市時程。
- 文:Wa-People/李慧臻 Jane Lee
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- 2021.04.29
圖說:創意電子採用Cadence Clarity 3D求解器,將112G 長距離網路交換器的系統分析速度提高達5倍。Cadence今天宣布,創意電子成功部署Cadence Clarity 3D 求解器於模擬工作流程,完成具有數百條112G PAM4長距離(LR)通道的複雜網路交換機設計,而將模擬效能提高5倍是創意電子設計成功的關鍵。
- 文:Wa-People/李慧臻 Jane Lee
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- 2021.04.06
圖說:Cadence 發表新一代Palladium Z2與Protium X2系統,大幅提升矽前硬體除錯與軟體驗證速度。益華電腦發表新一代Cadence Palladium Z2硬體驗證模擬平台與原型驗證系統 Protium X2,此新產品利基於Cadence的Palladium Z1硬體模擬和Protium X1原型開發平台為基礎,可為業界目前最大的數十億邏輯閘系統單晶片提供最高生產量的矽前硬體除錯和軟體驗證,統稱為 「動力雙重奏(dynamic duo)」系統。
- 文:Wa-People/李慧臻 Jane Lee
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- 2021.01.26
圖說:Cadence併購計算流體力學公司NUMECA,擴展系統分析能力。益華電腦(Cadence)25日宣布,已簽訂最終合約收購NUMECA International,該公司為計算流體力學 (簡稱CFD)、網格生成、多物理場模擬及優化技術的領導者。隨著NUMECA技術與人才的加入,將能支援Cadence智慧系統設計策略,並藉由CFD解決方案擴大系統分析產品組合,滿足高傳真建模這個快速發展的市場,其針對精準性、可靠性與可預測性的需求。
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- 2020.10.20
圖說:Cadence全新Clarity 3D瞬態求解器,提升系統層級EMI模擬速度達10倍,系統設計團隊能迅速精準地模擬大型且複雜的超大規模、汽車、行動及航太與國防系統。 益華電腦(Cadence),推出系統級模擬解決方案Cadence Clarity 3D 瞬態求解器(Transient Solver),進一步擴展其系統分析產品線,相較傳統3D電磁場求算器,此解決方案能以高達10倍快的速度解決電磁干擾 (簡稱EMI) 系統設計問題,及提供無限制的處理容量。
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- 2020.10.13
圖說:Cadence GDDR6 IP產品獲得台積電N6製程矽認證並提供N6與N7製程技術使用益華電腦(Cadence)近日宣佈其GDDR6 IP 獲得台積電6奈米製程(N6)矽認證,可立即用於N6、N7與還有即將到來的N5製程技術。GDDR6 IP由Cadence PHY和控制器設計IP與驗證IP(VIP) 所組成,目標針對超高頻寬的記憶體應用,包括超大型運算、汽車、5G通訊及消費性電子,特別有關於人工智慧/機器學習 (AI/ML) 晶片中的記憶體介面。
- 文:Wa-People/李慧臻 Jane Lee
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- 2020.09.15
圖說:新思與台積合作,利用CoWoS與InFO認證設計流程加速2.5D/3DIC設計。新思科技宣布已與台積合作,雙方已就採用新思 Compiler產品的先進封裝解決方案,提供通過驗證的設計流程,可用於以矽晶中介層(silicon interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate,CoWoS-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated Fan-Out ,InFO-R)設計。