- 文:Wa-People/李慧臻 Jane Lee
- 圖:Wa-People/編輯中心
- 2020.08.25
圖說:新唐科技設計團隊利用Cadence 驗證套裝,加速智慧家庭和工業IC設計的軟硬體整合及系統驗證。 為了改善系統單晶片 (SoC) 驗證,新唐科技採用Cadence 企業級硬體驗證平台Palladium Z1,加速其工業及消費者應用程式之微控制器(MCU)的設計開發,並透過更快速的軟硬體整合,將作業系統啟動模擬時間從4天減少到60分鐘,在驗證過程初期的軟硬體整合達到最佳化。
- 文:Wa-People/王麗娟 Janet Wang
- 圖:Wa-People/編輯中心
- 2020.06.15
圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。台積5奈米製程進度受全球矚目,新思科技針對將採用台積 5奈米製程技術生產高階系統單晶片(SoC)的客戶,推出新一代DesignWare介面與基礎IP,助攻創新研發達成高效能、省電、精巧等多重目標,將於六月底上市。 新思科技近日宣佈,該公司的DesignWare IP組合已在台積5奈米製程完成驗證,幾乎涵蓋所有高速通訊協定的介面IP和基礎IP。
- 文:Wa-People/李慧臻 Jane Lee
- 圖:Wa-People/編輯中心
- 2020.06.08
圖說:Cadence與台積電合作加速行動與超大規模電子技術創新,其數位與客製/類比EDA流程獲得台積電N6及N5製程認證。益華電腦宣佈,為台積電N6及N5製程技術提供優化結果,增強其數位全流程及客製/類比工具套裝。Cadence工具套裝運用於台積電最新N6及N5製程技術,已通過台積電設計規則手冊及SPICE模型認證。與台積電共同攜手客戶,透過台積電N7、N6及N5等先進製程生產設計,並已於全球實現成功設計定案。
- 文:Wa-People/王麗娟 Janet Wang
- 圖:Wa-People/編輯中心
- 2020.03.27
圖說:新思科技推出RTL Architect 可加速設計收斂(design closure),其獨特的RTL調整環境(tuning environment)減少實體設計重複(Iterations)。為了提升功耗、效能和面積(PPA)的表現,以符合人工智慧和汽車應用等新垂直市場的要求,快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。新思科技近日宣布RTL Architect上市,有效加速RTL設計收斂(design closure)及整體晶片設計流程。
- 文 / 圖:Wa-People/李慧臻 Jane Lee
- 2020.03.18
圖說:Cadence與意法半導體聯手開發網路、雲端及資料中心市場。 益華電腦 (Cadence)宣佈與意法半導體(ST)合作,已將用於網路、雲端及資料中心應用的7奈米系統單晶片(SoC)中56G短距(VSR)高速序列介面(SerDes)設計定案。Cadence利用其在56G及112G PAM4 SerDes技術上的投入,提供了關鍵的IP架構、特定IP子模塊及相關的設計支援,而意法半導體則利用其在該領域的廣泛專業知識開發了完整的SerDes核心。