圖說:新思與台積電合作,加速 3奈米製程創新,實現新一代 SoC 設計。通過認證的新思設計解決方案能為高效能運算(HPC)、行動裝置、5G 和 AI等SoC帶來最先進的節能和效能表現。
圖說:新思與台積電合作,加速 3奈米製程創新,實現新一代 SoC 設計。通過認證的新思設計解決方案能為高效能運算(HPC)、行動裝置、5G 和 AI等SoC帶來最先進的節能和效能表現。新思科技9日宣佈旗下數位與客製化設計平台已通過台積電3奈米製程技術的認證。該認證是以台積電最新的設計規則手冊和製程設計套件為基礎,能帶來可實現優化的功耗、效能和面積 (PPA) 的設計解決方案,從而加速新一代設計的開發。
圖說:新唐科技設計團隊利用Cadence 驗證套裝,加速智慧家庭和工業IC設計的軟硬體整合及系統驗證。
圖說:新唐科技設計團隊利用Cadence 驗證套裝,加速智慧家庭和工業IC設計的軟硬體整合及系統驗證。 為了改善系統單晶片 (SoC) 驗證,新唐科技採用Cadence 企業級硬體驗證平台Palladium Z1,加速其工業及消費者應用程式之微控制器(MCU)的設計開發,並透過更快速的軟硬體整合,將作業系統啟動模擬時間從4天減少到60分鐘,在驗證過程初期的軟硬體整合達到最佳化。
圖說:Cadence CloudBurst平台與微軟 Azure合作,基於台積電技術實現Cadence簽核解決方案的方式,為客戶提供了完整時序簽核的快速途徑。
圖說:Cadence CloudBurst平台與微軟 Azure合作,基於台積電技術實現Cadence簽核解決方案的方式,為客戶提供了完整時序簽核的快速途徑。益華電腦(Cadence)與台積電、微軟合作,利用雲端基礎架構,縮短半導體設計簽核時程,實現了雲端的時序簽核方案。不但適用於各種應用市場,而且不受限於眼前的硬體投資,有助於顯著提升生產效率。
圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。
圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。台積5奈米製程進度受全球矚目,新思科技針對將採用台積 5奈米製程技術生產高階系統單晶片(SoC)的客戶,推出新一代DesignWare介面與基礎IP,助攻創新研發達成高效能、省電、精巧等多重目標,將於六月底上市。 新思科技近日宣佈,該公司的DesignWare IP組合已在台積5奈米製程完成驗證,幾乎涵蓋所有高速通訊協定的介面IP和基礎IP。
圖說:Cadence與台積電合作加速行動與超大規模電子技術創新,其數位與客製/類比EDA流程獲得台積電N6及N5製程認證。
圖說:Cadence與台積電合作加速行動與超大規模電子技術創新,其數位與客製/類比EDA流程獲得台積電N6及N5製程認證。益華電腦宣佈,為台積電N6及N5製程技術提供優化結果,增強其數位全流程及客製/類比工具套裝。Cadence工具套裝運用於台積電最新N6及N5製程技術,已通過台積電設計規則手冊及SPICE模型認證。與台積電共同攜手客戶,透過台積電N7、N6及N5等先進製程生產設計,並已於全球實現成功設計定案。
圖說:「新思科技推出3DIC Compiler 為業界第一個可加速多晶粒(multi-die)系統設計與整合的統一平台。
圖說:新思科技推出3DIC Compiler 為業界第一個可加速多晶粒(multi-die)系統設計與整合的統一平台。 新思科技推出3DIC Compiler平台,可在單一封裝中實現複雜的2.5D和3D多晶粒系統的設計與整合。該平台提供全面性的整合、高效且易於使用的環境,透過單一解決方案提供架構探索、設計、實作與簽核,同時達到訊號、功耗與熱完整性的最佳化。
圖說:新思科技推出RTL Architect  可加速設計收斂(design closure),其獨特的RTL調整環境(tuning environment)減少實體設計重複(Iterations)。
圖說:新思科技推出RTL Architect 可加速設計收斂(design closure),其獨特的RTL調整環境(tuning environment)減少實體設計重複(Iterations)。為了提升功耗、效能和面積(PPA)的表現,以符合人工智慧和汽車應用等新垂直市場的要求,快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。新思科技近日宣布RTL Architect上市,有效加速RTL設計收斂(design closure)及整體晶片設計流程。
圖說:Cadence宣布其優化數位全流程,提供達3倍的生產力並提升結果品質。Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶(Chin-Chi Teng)表示,全新數位全流程的增強,係建立在廣泛採用的整合流程基礎之上,進一步提升了Cadence數位及簽核設計的領導地位。(Wa-People資料照)
圖說:Cadence宣布其優化數位全流程,提供達3倍的生產力並提升結果品質。Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶表示,全新數位全流程的增強,係建立在廣泛採用的整合流程基礎之上,進一步提升了Cadence數位及簽核設計的領導地位。(Wa-People資料照)益華電腦宣布,推出全新的數位全流程,該流程經數百個先進製程設計定案所驗證,可進一步優化包括汽車、行動、網路、高效能運算及人工智慧等各種應用領域的功耗、效能及面積結果。
圖說:Cadence與意法半導體聯手開發網路、雲端及資料中心市場。
圖說:Cadence與意法半導體聯手開發網路、雲端及資料中心市場。 益華電腦 (Cadence)宣佈與意法半導體(ST)合作,已將用於網路、雲端及資料中心應用的7奈米系統單晶片(SoC)中56G短距(VSR)高速序列介面(SerDes)設計定案。Cadence利用其在56G及112G PAM4 SerDes技術上的投入,提供了關鍵的IP架構、特定IP子模塊及相關的設計支援,而意法半導體則利用其在該領域的廣泛專業知識開發了完整的SerDes核心。
圖說:新思科技正式成立「新竹AI設計中心」,廣邀優秀人才加入  為推動AI科技發展盡一份心力。
圖說:新思科技正式成立「新竹AI設計中心」,廣邀優秀人才加入 為推動AI科技發展盡一份心力。 響應政府推動AI科技發展的政策,因應當前產業發展趨勢,新思科技已在新竹交通大學博愛校區增建研發中心,現更進一步延伸全球研發能量成立「新竹AI設計中心」,引進AI晶片設計所需之核心技術,並歡迎具備相關本職學能之優秀人才,加入新思科技的研發團隊,為台灣推動AI科技發展盡一份心力。
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