瑞昱半導體(REALTEK)使用VirtuosoTransistor-Level至全晶片混合信號驗證解決方案，縮短通訊領域SoC晶片的設計週期時間！！瑞昱半導體設計技術部高淑怡經理:“我們尋找可以增加驗證能力與速度的選項而CadenceVirtuosoUltraSimFull-ChipSimulator就是我們選擇的解決方案。”