- 2008.09.13
益華電腦（Cadence）8月中旬發表SPB16.2，將重點主軸放在現行與未來晶片封裝的設計挑戰。最新16.2版本提供進階IC封裝/系統級封裝(System-in-Package，SiP)微型化、設計周期的縮短、DFM(可製造性設計)導向的設計功能，以及建立全新電源完整性(powerintegrity)模型解決方案。這些新功能可以大幅提升從事單一和多重晶粒(die)封裝/系統級封裝的數位、類比、RF與混合訊號IC封裝設計人員的生產力。設計團隊可以預期到縮減封裝尺寸後整體品質的提升，藉由導入設計規範和限制條件(rulesandconstraint-driven)自動化功能，解決高密度互連(high-densityinterconnect，HDI)基版(substrate)製造所需的設計方法，而這種方法就是微型化和提升功能密度的關鍵。同時設計初期還能以整個團隊為主要概念來縮短整體設計時間，讓多位設計師同時進行同一個工程設計，因而大幅縮短設計周期，加快上市時間。由於當今低功耗設計大行其道(特別是無線和電池供電的設備)，讓高效能封裝電源傳輸網路(packagepowerdeliverynetwork，PDN)成為電管理主要的關鍵。新的電源完整性技術確保設計人員能夠有效地實現電源傳輸設計的充足性、高效率和穩定性等目標。BaysideDesign技術長KevinRoselle表示：「IC封裝設計困難度(例如物理設計實現、訊號和電源完整性等因素)的產生來自於先進而且複雜的高速IC的需求。」「現今重心在產品微型化、強化設計人員生產力和高效PDN設計，我們認為SPB16.2可使設計人員在面對設計挑戰時獲益匪淺。」此外，經由與生產設備領導廠商Kulicke&Soffa(K&S)的合作及認可後，Cadence能夠使用Kulicke&Soffa(K&S)認證的打線(wirebond)IP檔案庫實現DFM導向的打線構裝設計，以提升良率並減少生產延誤的可能。「隨著打線封裝益趨複雜，設計人員將面臨的挑戰是必須依循DFM設計以避免後續製造上的問題。」Kulicke&Soffa(K&S)產品行銷經理PaulReid說道：「藉由與Cadence的攜手合作，我們可以為Substrate設計師群提供DFM驗證的打線迴路節點檔案庫(loopprofilelibraries)到每個設計師的電腦前。」Cadence產品行銷AllegroPCB事業群總監SteveKamin表示：「新推出的功能大幅強化IC封裝和SiP技術，Cadence益華電腦也樂見BaysideDesign等公司能夠因此受益。」■本文刊登於CompotechASIA雜誌2008年9月號延伸閱讀：www.compotechasia.com
- 2008.08.26
2008年，七月。成立20週年的益華電腦（Cadence），在新竹舉行一年一度的技術論壇。智原科技SOC發展暨服務處長（VP, SoC Development & Service）謝承儒（C.J. Hsieh）（左）及益華電腦數位IC設計研發副總呂豐榮（Frank Leu）（右），分別發表了IC設計也能對環保做出貢獻的看法。
- 2008.07.04
圖說：杜拜官方與Synopsys合作成立的杜拜電路設計(DCD)公司的年輕工程師，我一時好奇問了一句：「已婚的請舉手」，結果大家都笑成這樣！杜拜官方很有誠意地拿出數項法寶來吸引企業進駐杜拜矽綠洲。首先是財務優惠，包括資金與利得可以完全匯回投資者的母國、百分之百的擁有權、公司營運免稅49年、個人收入也免稅49年，必要時還得以申請延長。其次是低營運成本、研發工程師的食宿補貼、嚴格執行IP法律保護，以及直接投資等。
- 2007.11.26
瑞昱半導體(REALTEK)使用VirtuosoTransistor-Level至全晶片混合信號驗證解決方案，縮短通訊領域SoC晶片的設計週期時間！！瑞昱半導體設計技術部高淑怡經理:“我們尋找可以增加驗證能力與速度的選項而CadenceVirtuosoUltraSimFull-ChipSimulator就是我們選擇的解決方案。”
