圖說：新思科技推出RTL Architect 可加速設計收斂（design closure），其獨特的RTL調整環境（tuning environment）減少實體設計重複（Iterations）。
為了提升功耗、效能和面積（PPA）的表現，以符合人工智慧和汽車應用等新垂直市場的要求，快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。新思科技近日宣布RTL Architect上市，有效加速RTL設計收斂（design closure）及整體晶片設計流程。
由於下游實作的準確度低，因此用來評估RTL品質的現有單點工具（point tool）受到嚴重限制。這些早期設計週期的不準確性導致下游實作工具得進行彌補措施，通常得回頭修正RTL才能達到PPA的目標。為了因應這些挑戰，RTL Architect採用新思科技「融合設計平台」（Fusion Design Platform）實作環境的快速多目標預測引擎，準確預測下游實作的PPA。RTL Architect能讓RTL設計人員確切地找出原始碼中的瓶頸，以提高RTL品質。
瑞薩電子（Renesas）EDA共享研發暨電子數位設計技術處處長Hideyuki Okabe表示：「瑞薩正在設計一種複雜而先進的車用SoC，而這需要架構調整（architecture tuning）以實現最高的結果品質（QoR），以便在市場中脫穎而出。新思科技RTL Architect能讓我們在RTL階段快速探索、驗證各式架構，並找出最佳方案，讓我們不必擔心後期發生突發狀況。」
安謀國際（Arm）中央工程事業群CPU工程副總裁Jeff Kehl表示：「我們與新思科技就RTL Architect產品的合作可有效促進新一代ARM處理器核心RTL的開發週期。我們的先進核心開發設計方法中的RTL Architect技術，能讓安謀國際開發更好的CPU，讓雙方共同的客戶針對創新市場，達成對於功耗和效能的要求。」
RTL Architect系統是建立在統一的數據模型上，該模型提供了數十億的閘容量（gate capacity）和全面性層階設計（hierarchical design）的能力，能應付先進製程節點中不斷增加的設計和區塊尺寸（block sizes）。該產品直接利用新思科技世界級的實作與金級簽核解決方案，能在設計週期初期即提供準確的結果，且該結果是與建構相關的（correlate-by-construction）。
RTL Architect使用快速的多維實作引擎，讓RTL設計人員可以預測RTL變更對功耗、效能、面積與壅塞（congestion）的影響。該產品整合了新思科技PrimePower的金級簽核功耗分析引擎，可進行準確的RTL功耗預估和優化，實現節能設計。RTL Architect提供了統一的工作流程環境，可針對重要PPA品質指標進行簡化且易於使用的分析。另外，也為閘層級（gate-level）的PrimePower既有用戶提供了PrimePower RTL功耗預估，從而透過一致的RTL進行功耗分析流程的簽核。
新思科技設計事業群設計實作資深副總裁Shankar Krishnamoorthy表示：「隨著我們邁向更小的技術節點，要達到最佳設計PPA，實現快速RTL調整重複（tuning iteration）和快速架構探索就變得非常關鍵。在設計週期初期解決這些挑戰，並設計出高品質的RTL，對實現最佳OoR以及最快速的結果效率（time to result）來說相當重要。RTL Architect旨在解決晶片設計界日益增加的需求，協助設計人員移交絕佳的RTL，以達到設計收斂與最佳的PPA。」。
