圖說：新思宣布與台積電針對先進製程節點設計進行廣泛的EDA與IP協作，並且已經在各種AI、HPC與行動裝置設計中進行部署。
新思（Synopsys）近日宣布與台積電針對先進製程節點設計進行廣泛的電子設計自動化（EDA）與IP協作，並且已經在各種人工智慧（AI）、高效能運算（HPC）與行動裝置設計中進行部署。最新的合作內容包括協同優化的光子IC流程，針對矽光子技術在追求更好的功率、效能與更高的電晶體密度的應用需求，提供解決方案。
新思也特別點出業界對其針對台積電N3/N3P 與 N2製程技術量產就緖的數位與類比設計流程所展現的信心。同時，雙方也正在合作開發新世代的AI驅動流程，包括可提升設計生產力與優化效果的Synopsys DSO.ai。此外，新思目前也針對台積電的N2/N2P技術，開發廣泛的基礎與介面 IP產品組合。
新思EDA 事業群策略暨產品管理副總裁 Sanjay Bali 表示：「新思量產就緒EDA流程的進展，以及可支援3Dblox標準的3DIC Compiler與光子技術的整合，加上範圍寬廣的IP產品組合，讓新思與台積電得以協助設計人員在台積電先進的製程上，針對他們的晶片設計實現更高層級的創新。」他指出：「我們與台積電合作數十年累積的高度信任，為產業提供重要且必需的EDA與IP解決方案，透過節點與節點間更快速的遷移，提供令人注目的結果品質與生產力提升。」
台積電設計建構管理處負責人Dan Kochpatcharin則表示：「我們與新思等開放創新平台（OIP）生態系合作夥伴的密切合作，協助客戶滿足最具挑戰性的設計需求，並在各種高效能運算的設計中，包括從埃米（angstrom-scale）的裝置到複雜的多晶粒系統，都處於創新的最前沿。」他指出：「台積電與新思將攜手協助設計團隊在台積電最先進的製程節點上，打造次世代的差異化設計，並加快達成結果所需的時間。」
先進節點上通過認證的數位與類比流程
新思針對台積電 N3P 和 N2 製程技術提供的量產就緒數位和類比設計流程已部署在一系列人工智慧、高效能運算和行動設計中。以AI驅動的模擬設計遷移流程可以實現從一個製程節點到另一個製程節點的快速遷移。新流程可用於 TSMC N5 到 N3E 遷移，並新增至新思為 TSMC N4P 到 N3E 和 N3E 到 N2 製程所建立的流程。
此外，新思也提供設計團隊可相互操作的製程設計套件（iPDKs）以及Synopsys IC Validator實體驗證程序執行檔（runset），以便高效率地將設計轉換到台積電先進的製程技術。Synopsys IC Validator支援全晶片的簽核，以因應日益複雜的實體驗證規則。Synopsys IC Validator目前已經取得台積電N2與N3P製程技術認證。
針對搭載光子IC的多晶粒設計，達成更快速的數據傳輸
AI訓練的龐大數據處理量，需要低延遲、節能且高頻寬的互連，而這也帶動光收發器與使用矽光子技術的近封裝/共同封裝光學元件（NPO/CPO）的採用。新思與台積電目前正針對台積電的緊湊型通用光子引擎（COUPE）技術，開發端對端的多晶粒電子與光子流程解決方案，以強化系統性能與功能。此流程藉由Synopsys OptoCompiler涵蓋光子IC設計，並使用Synopsys 3DIC Compiler和Ansys多重物理場分析技術與電子IC完成整合。
以符合N2與N2P技術的廣泛IP產品組合，加速產品上市時程
新思正針對台積電的N2與N2P製程技術開發廣泛的基礎和介面IP產品組合，以便更快速地完成複雜的AI、高效能運算與行動裝置的系統單晶片（SoC）設計。利用N2與N2P技術的高品質PHY IP，包括UCIe、HBM4/3e、3DIO、PCIe 7.x/6.x、MIPI C/D-PHY 與M-PHY、USB、DDR5 MR-DIMM 以及LPDDR6/5x，讓設計人員能從台積電最先進製程節點在功耗、效能與面積 （PPA）的提升上受益。
此外，新思針對台積電的N3P製程，提供通過矽驗證的基礎和介面 IP產品組合，其中包括224G 乙太網路、UCIe、MIPI C/D-PHY 與M-PHY、USB/DisplayPort 與eUSB2、LPDDR5x、DDR5，以及PCIe 6.x，而DDR5 MR-DIMM也正在開發中。新思為台積電先進製程推出的IP，已獲得數十家業界領先的公司採用，以加速其產品開發時程。
