新思科技(Synopsys)近日宣佈推出新版之Synplify Pro及Synplify Premier FPGA合成工具，宣稱可有效縮短邏輯合成(logic synthesis)的執行時間。
這項解決方案並提供從原型 (prototype)到量產階段都能共用的RTL。此外，為了協助分散不同地方的設計團隊，這套合成工具也提供了獨特的團隊設計介面(team-design interface)，讓設計團隊把工作做得又快又好。
新思科技解決方案事業群(Solutions Group)資深行銷總監Ed Bard表示:「設計公司越來越需要達成快速的設計週轉時間(turnaround)、快速且準確的設計效能回饋(feedback)，而對於分布於各地的設計團隊，設計公司也需要能協助改善其生產力的工具，新版的Synplify Pro和Synplify Premier 即是以上述需求為更新的依據，不管在生產應用或是ASIC原型建造階段執行FPGA，設計者都可以從更快速且易於使用的Synplify設計流程中(Synplify-based design flows)獲益。」
賽靈思Xilinx ISE Design Suite資深產品行銷總監Tom Feist表示:「身為FPGA產品的領導廠商，我們非常樂見新思科技致力於讓其高品質的DesignWare IP也能為FPGA設計公司所使用，因為DesignWare Library提供同步支援將會大幅改善其客戶在以FPGA為基礎之設計流程階段的生產力。我們和新思科技密切合作以確保雙方共同的客戶享有Virtex-6、Spartan-6以及最新28奈米7系列FPGA產品的功耗效率、效能及價格上的優勢。Synplify FPGA合成工具的最新團隊設計流程、執行時間速度的提升及高成果的品質，對於高達200萬個邏輯單元(logic cell)的大規模設計來說將是重要的關鍵。」
Altera公司軟體技術行銷暨EDA關係部門資深經理Phil Simpson表示:「Synplify合成工具中的團隊設計功能補強了我們Quartus II軟體的增量編譯(incremental compilation)技術，並大幅降低設計重複時間(iteration time)。客戶利用這些解決方案和我們的Arria、Cyclone 或 Stratix FPGA等產品進行設計，可達成快速的設計週轉時間，並能改善成果品質及提高生產力。」
SiliconBlue科技公司執行長Kapil Shankar表示:「我們mobileFPGA裝置的採用率非常高，特別是考慮到許多的客戶都從未使用過FPGA。而新思科技Synplify FPGA合成解決方案讓用戶以低面積利用(area utilization)，快速而輕易地達成非常高的成果品質，讓這些客戶的行動手持裝置能夠盡快上市，而將進一步加速mobileFPGA的採用。」
高達4倍速的合成執行時間速度提升
在使用單一處理器狀況下，Synplify Premier的FAST邏輯合成模式，較傳統邏輯合成提供高達4倍的速度增進。新的編譯點(compile- point)技術利用多處理器核心的電腦資源，可設計上的不同區塊同時進行自動化平行時序驅動(timing-driven)合成之執行，以達到速度的增進。
具最新全球佈局器(Global Placer)的實體合成以提升成果品質
Synplify Premier中最新的實體合成(physical synthesis)流程，是利用新思科技的全球佈局器(placer)技術以提升既有佈局和繞線(place and route)設計的效能。對邏輯合成用戶而言，由於實體約束(physical constraint)會自動由先前的佈局和繞線執行來決定，這樣可以使得流程易於使用，不需要再執行一些複雜的實體約束計畫。
團隊設計介面及由下而上的流程允許平行開發
Synplify Premier及Synplify Pro工具兩者皆包含階層式專案管理及同步開發的新團隊設計功能。設計區塊或是先前經驗證過的設計IP可在內部被創造或分享，並不需要重複進行平面規劃(floorplanning)，而這將使得該流程易於使用。設計團隊可階層式地管理及檢視其設計實作結果和每個區塊的合成設定。設計團隊成員可進行區塊截圖並將設計檔案轉給主管作為整體設計整合之用。設計區塊可以在RTL或EDIF階段被整合，而這將節省時間、確保效能及可預期之結果。
提供以FPGA為基礎的原型建造全面性的DesignWare Library支援
Synplify Premier支援DesignWare Library全系列資料路徑並協助區塊元件的建立。Synplify Premier用戶能可以進行任何DesignWare Library元件的ASIC RTL的合成，以建立以FPGA為基礎的ASIC設計原型建造並達成效能最佳化成果。ASIC及FPGA元件支援已達成同步化，以協助確保在原型建造中所使用的DesignWare Library元件也同樣使用於ASIC中。
