圖說：Cadence推出全新Certus 設計收斂方案，實現十倍快的全晶片同步優化簽核速度。
益華電腦（Cadence ）宣布推出全新的Cadence Certus設計收斂解決方案（Closure Solution），以應對晶片層級設計在尺寸及複雜性上所面臨日益增長的挑戰。Cadence Certus 設計收斂解決方案的環境可自動作業，同時加速設計時程，整個設計收斂週期 — 從簽核優化到佈線、靜態時序分析 （STA） 和萃取，由數周縮短到一個晚上即可輕鬆完成。該解決方案能支持最大尺寸的晶片設計專案，給予無限的設計容量，與當前的設計方法和流程相比，生產率大幅提高了十倍。
針對當今超大規模運算、5G 通訊、行動裝置、汽車和網路等新興應用領域，Cadence Certus 收斂解決方案能緩解產品開發上面臨的設計瓶頸及複雜性。在導入 Cadence Certus 收斂解決方案之前，全晶片收斂流程包括從全晶片組裝、靜態時序分析、優化和簽核等，過程完全手動且繁瑣冗長，加上靜態時序分析需優化且簽核超過上百個分析場景，整個流程讓設計人員需經數月時間才能完成收斂。新解決方案提供完全自動化的環境，以大規模的分佈實現卓越的優化和簽核。此解決方案透過與 Cadence Innovus 設計實現系統和 Tempus 時序簽核解決方案共同的引擎，進行同步的全晶片優化，藉此可省去晶片主設計者與模塊設計者之間的重複循環動作，同時使設計團隊快速做出優化和簽核決策。此外，結合Cadence Cerebrus Intelligent Chip Explorer的優勢，可從模塊層級到全晶片的簽核收斂流程中，讓設計人員體驗額外的生產力提升。
Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶（Chin-Chi Teng）表示：「現在的設計團隊花費在處理單個重複作業的時間，通常就要5 到 7 天，才能滿足晶片層級簽核時效和功耗上的要求，而過去的設計方法未能提供且滿足高效設計收斂所需的團隊協作和用戶體驗。我們密切關注設計團隊的需求，隨著全新 Cadence Certus收斂解決方案的推出，我們為客戶提供了一個新穎的晶片層級優化和簽核環境，可在短時間內提供出色的 PPA 成果。借助此全新的 Cadence 解決方案，我們能夠幫助客戶實現生產力目標並更快地將產品推向市場。」
Cadence Certus 收斂解決方案支持Cadence的智慧系統設計策略（Intelligent System Design），使客戶能夠實現卓越的設計。
MaxLinear SoC設計與技術部門副總裁Paolo Miliozzi表示，「我們必須按時交付我們的高效能和低功耗模擬和混合訊號產品。全晶片級設計收斂是我們工程團隊，在孜孜不倦滿足客戶交付承諾時，面臨的最大瓶頸之一。借助 Cadence Certus Closure 解決方案，我們的工程團隊可以經由其同時可執行優化與簽核功能的能力而體驗到在一夜之間完成全晶片級簽核收斂，從而提高整個工程團隊的生產力。該解決方案能夠自動化整個優化和簽核流程，包括靜態時序分析 （STA）、佈線和萃取，使我們的工程團隊能夠大幅提高設計成功率，節省高達 5%的未發掘的功耗並更快地進入市場。」
瑞薩電子共通EDA技術開發部數位設計技術部 資深主任工程師蓑田幸男氏表示，「在當今瞬息萬變的設計環境中，我們需要自動化且強大的簽核收斂方法和工具來滿足上市時間的目標。透過 Cadence Certus 簽核解決方案，與其他現有方案相比，可協助我們工程團隊提升6倍的晶片級簽核收斂周轉時間，從而提高了整體生產力。因此，基於此成果，我們計畫採用此解決方案來開發我們的最新設計。」
