文：王麗娟 Janet Wang
圖：Wa-People！編輯室
Cadence客製化設計與DFM產品，協助客戶晶片實現(Silicon Realization)又添一例。益華電腦（Cadence） 10月初宣布，創意電子(GUC) 已採用Cadence Virtuoso客製化設計技術，以加速其高速介面IP的開發作業。創意電子也已採用Cadence的可製造性設計(DFM) 技術，運用於先進製程SoC設計。
「創意電子戮力提供最先進並具備成本效益的晶片解決方案，與Cadence益華電腦合作讓我們更進一步強化自己的IP開發能力。」創意電子總裁賴俊豪（Jim Lai）表示：「我們的高速介面IP開發，持續幫助客戶在高速網路架構、視訊處理與行動手機等領域的產品，達成晶片實現(Silicon Realization)。此外，在Cadence益華電腦頂尖的客製化設計和DFM技術協助與完善支援下，使得在SoC設計初期面臨的嚴苛挑戰能一一克服，並加速我們的IP認證流程。」
創意電子採用Cadence益華電腦Virtuoso Multi-Mode Simulation (以下簡稱MMSIM)，運用於邏輯與類比電路之間的top-level協同模擬，協助確保試產之前的功能；還有Virtuoso Layout Suite，讓佈局檢視更順暢。MMSIM讓創意電子能夠在設計子區塊(sub-block)之前建構能夠滿足規格的架構。MMSIM也透過共通使用模型、cross-probing與back-annotation等功能，提供獨家環境界面，讓客戶更容易上手。這種紮實由上而下設計做法，能夠縮短設計與上市時程。
此外，創意電子也採用了CMP Predictor作為60奈米製程的標準sign-off工具，以避免hotspots產生。還有Litho Physical Analyzer (以下簡稱LPA)作為40奈米製程的signoff工具，以實現litho-hotspot-free 的設計。創意電子運用Cadence益華電腦DFM-aware的解決方案(例如CMP Predictor與LPA)，達成更高佳績，使製程變異的不確定性轉變成可以預測的數據，在設計階段就能進一步使影響降到最低。
特別發生於銅製程的化學機械研磨（CMP）熱點效應（hotspot），對晶片良率產生顯著的負面影響。此外，LPA —快速且準確地將製造的系統變異列入考量— 使創意電子設計人員能夠分析微影(litho)對於電晶體效能的影響，然後進行必要的設計取捨以滿足設計基準，並提高實體設計實現的良率。
Cadence益華電腦台灣區經理張郁禮（Willis Chang）表示：「對於創意電子驗證了本公司MMSIM與DFM技術的價值，並擴大彼此的合作，我們感到非常高興。」「作為創意電子的首要EDA合作夥伴，Cadence益華電腦提供全新的使用者介面，大幅簡化類比設計人員的複雜工作。完善整合的DFM功能更進一步強化Virtuoso平台，有助加速創意電子在高速介面應用IP的開發工作。」
創意電子採用Cadence益華電腦客製化設計與DFM技術，開發出各種高速介面IP，幫助其客戶達成晶片實現(Silicon Realization)的目標，可說具體實踐了Cadence EDA360的願景。
