創新研發任務，常常必須經過許多團隊合作、分工協調，甚至激烈溝通的過程。以 Verdi 自動偵錯軟體，在EDA領域取得市場領先地位的思源科技，5月23日宣布推出一款新產品，強調能夠大幅提升設計能見度，簡化 FPGA 雛型板的偵錯，可有效加快設計原型驗證及 SoC 系統檢驗任務。該項產品已被視為是該公司延伸IC設計自動偵錯軟體競爭優勢的另一重要里程碑。
成立於1996年的思源科技，靠著提供IC設計公司高效率的設計偵錯軟體，成立以來一路穩定成長。公司成立三年後順利上櫃，如今除了台灣總部，也在美國、中國及法國，設有研發團隊。成立15年來，思源累積客戶家數超過七百家，更與全球超過七十家EDA夥伴締結產業夥伴關係。
思源科技營運長暨執行副總裁鄧強生（Johnson Teng）表示，擁有全球廣大的客戶群，是該公司的一大優勢。如何降低高複雜度的SoC驗證成本，驗證成功再去開光罩、開始花費甚高的半導體製程，可說是IC設計公司的生存之道。該公司23日推出的這項新產品，正是延伸思源科技在偵錯的技術優勢，以滿足客戶技術需求的創新解決方案。
思源科技資深處長茅華（Howard Mao）指出，為了驗證新款IC設計，相較於速度太慢的模擬器全（Simulator）以及價錢太昂貴的加速器（Emulator），顯得又快又經濟，因此，FPGA被許多人列為是驗證雛型產品（Prototype）的最佳選擇。
傳統在FPGA機板上的偵錯與驗證工作，從RTL設計團隊到FPGA機板之間，常為了看一個訊號，就要花上2小時甚至19小時的時間。整個偵錯週期，一兩個星期算是很順利的，甚至拖到一兩個月，也是常有的事。
茅華強調，軟體與硬體團隊，彼此之間並不熟悉相互之間的工作。一旦產品驗證出了問題，責任歸屬無法釐清，反倒是對解決問題毫無幫助的爭執，十分常見。
23日推出的新產品ProtoLink瞄準原來的Verdi客戶群，強調可以有效提高設計能見度，縮短找不到錯誤甚至盲目瞎子摸象的時間，甚至獲得早期採用客戶，工研院資通所的背書。
工研院對於ProtoLink 提供更具彈性的FPGA驗證方法，並且在雛形機板上讓Verdi 更展效益，表示肯定。
