新思科技(Synopsys)近期推出DesignWare感測器IP次系統(DesignWare Sensor IP Subsystem)，這個產品是針對感測器控制應用所推出之完整軟硬體整合解決方案。新的IP次系統讓來自數位及類比感測器的數據處理達到最佳化，如此可減輕主處理器的負擔，同時能以超低功耗更具效率地處理感測器數據。可完全配置之次系統包括DesignWare ARC EM4 32位元處理器、數位介面、類比至數位之數據轉換器(ADC)、硬體加速器、綜合DSP功能軟體庫以及軟體I/O驅動程式。DesignWare感測器IP提供設計人員完整且預先驗證之解決方案，能滿足智慧感測器、感測器融合(sensor fusion)和感測器中樞(sensor hub)等各式應用的需求。
感測器的需求，如物聯網(Internet of Things)、汽車和行動裝置等多項應用越來越仰賴能讀取和解讀周遭環境(舉凡壓力、溫度、移動和鄰近距離等)的能力。透過在單一次系統中預先整合感測器專用IP區塊(block)以及高效處理器和軟體，新思科技提供設計人員一種SoC就緒的感測器解決方案，可大幅降低其設計和整合時間，並降低設計風險和加速上市時程。
Semico Research公司首席技術分析師Tony Massimini表示：「感測器的總數量預計從2012年略低於100億個增加至2017年300億個。隨著越來越多半導體供應商將感測器整合至SoC之中，使用感測器IP次系統(如新思科技DesignWare感測器IP次系統)將大大降低整合時間和成本。」
DesignWare感測器IP的硬體系統具備功耗與面積效能兼具的DesignWare ARC EM4 32位元處理器核心，其中包括可自訂的延展和指令，可支援特定應用的硬體加速器以及緊密整合的周邊設備。次系統包括多個可配置且應用於連結晶片外(off-chip)感測器的GPIO、SPI 和I2C 數位介面，以及ARM AMBA AHB和APB協議系統介面，讓整合至整體SoC的過程更簡單。類比介面包括低功號高解析度ADC，可有效率地為處理器進行感測器數據的數位化。感測器次系統的HAPS FPGA原型建造解決方案能實現立即的軟體開發，並為快速全系統整合與驗證提供可擴展的平台。
DesignWare感測器IP次系統的軟體，提供豐富的DSP功能庫，包括數學、複雜數學、濾波(FIR、IIR和相關性等)、矩陣/向量和提取/插值，可協助加速感測應用程式代碼的開發。此外，也提供周邊軟體驅動程式，便於I/O與ARC EM4處理器的整合; 同時還提供主驅動程式，作為DesignWare感測器IP次 系統與主處理器的界面。
這些感測器的軟體功能也可在硬體中進行實作，以提升生產效能以及降低記憶體使用。讓易於使用的配置工具與針對感測器的架構模板相結合，設計人員便可依其特殊應用所需，快速進行諸如DSP功能及數位介面的選擇，如此一來不用耗費數周，而只要數個小時就能讓完整的感測器次 系統完成配置。
新思科技IP暨系統行銷副總裁John Koeter表示：「不管是家用、車用或是行動設備的感測裝置正與日俱增中，這些裝置需要能提供高效能、小面積和低功耗的整合感測器SoC。新思科技預先驗證且SoC就緒的感測器次 系統提供設計人員更高的軟硬體IP整合，讓設計人員能快速達成設計目標並大幅降低風險。」
DesignWare感測器IP次系統在28奈米製程中，可讓實作面積小至0.01 mm2，並讓功耗低於4uW/MHZ，這個產品，預計2013年10月提供給先期用戶，並計劃在2013年第4季全面上市。
