圖說：聯華電子與Cadence共同開發3D-IC混合鍵合 （hybrid-bonding） 參考流程
聯華電子與益華電腦（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台為核心的3D-IC參考流程，已通過聯電晶片堆疊技術認證，助力產業加快上市時間。
聯電的混合鍵合解決方案已準備就緒，可整合廣泛、跨製程的技術，支援邊緣人工智慧（AI）、影像處理和無線通訊等終端應用的開發。雙方此次在晶圓對晶圓堆疊技術上的合作，採用聯電40奈米低功耗（40LP）製程，以Cadence Integrity 3D-IC平台驗證了該設計流程中的關鍵3D-IC功能，包括系統規劃和智能凸塊（bump）的創建。Cadence的Integrity 3D-IC平台為業界首創的全面3D-IC解決方案，可將系統規劃、晶片與封裝實現以及系統分析整合在單一平台上。
聯電元件技術開發及設計支援副總經理鄭子銘表示：「過去一年，我們的客戶在不犧牲設計面積或增加成本的情況下，尋求設計效能的提升方法，讓業界對3D-IC解決方案的興趣大為提升。成本效益和設計可靠度的提升是聯電混合鍵合技術的兩大主軸，同時也是此次與Cadence合作所創造的成果與優勢，未來將可讓共同客戶享受3D設計架構所帶來的優勢，同時大幅減省設計整合所需時間。」
Cadence數位與簽核事業群研發副總裁Don Chan表示：「隨著物聯網、人工智慧和5G應用的設計複雜性不斷增加，晶圓對晶圓堆疊技術的自動化對晶片設計工程師來說日益重要。Cadence 3D-IC設計流程及Integrity 3D-IC平台已經最佳化，結合聯電的混合鍵合技術，為客戶提供全面的設計、驗證和實現解決方案，讓客戶能自信地創建和驗證創新的3D-IC設計，同時加快上市時間。」
此參考流程以Cadence Integrity 3D-IC平台為核心，建立在高容量、多技術分層的資料庫上。該平台可針對完整3D設計專案，將設計規劃、實現和系統分析，統整在一個管理平台中。在設計初期，即可針對3D堆疊中的多個小晶片一併進行熱完整性、功耗和靜態時序設計和分析。參考流程還支持系統層級、針對連接精確度的佈局驗證（LVS）檢查、針對覆蓋占比和對齊度檢查的電氣規則檢查（ERC），以及針對3D堆疊晶片設計結構中熱分佈的熱分析。
除了Integrity 3D-IC平台，Cadence 3D-IC流程還包括Innovus實現系統、Quantus萃取解決方案、Tempus時序簽核解決方案、Pegasus驗證系統、Voltus IC電源完整性解決方案，以及用於系統分析的Celsius熱求解器。
