圖說：新思的UCIe PHY IP在台積N3E製程上通過矽晶設計成功案例，顯示穩固的鏈接邊距（link margins）。
新思科技近日宣佈擴大與台積的合作，並利用支援最新3Dblox 2.0標準和台積3DFabric技術的全面性解決方案，加速多晶粒系統設計。新思多晶粒系統解決方案包括3DIC Compiler，這是一個從探索到簽核一元化的平台，可以為產能與效能提供最高等級的設計效率。此外，新思的通用小晶片互連（Universal Chiplet Interconnect Express, UCIe） IP，已經在台積領先業界之N3E製程上通過矽晶設計成功案例，達成縝密的晶粒到晶粒連接性。
台積設計建構管理處負責人Dan Kochpatcharin表示：「台積一直與新思密切合作，提供有別於市場具差異化的設計方案，以解決設計人員從早期架構到製造中面臨的最複雜之挑戰。我們與新思長期的合作，為我們共同的客戶提供優化性能及能效的設計方案，滿足客戶因應高效能運算、資料中心與車用電子等多晶粒系統設計的需求。」
新思EDA事業群策略與產品管理副總裁Sanjay Bali表示：「我們透過與台積堅強的聯盟關係，提供完整且可擴充的解決方案，為多晶粒系統設計達成史無前例的效能與效率。」他指出：「除了能夠使用像3Dblox 2.0等共用標準在統一的平台上探索、分析與簽核多晶粒系統設計；再加上已在台積N3製程上通過矽晶驗證的新思UCIe PHY IP，能讓客戶得以從早期的架構一路到製程階段，都能加速系統設計。」
經台積認證的新思3DIC Compiler平台，可在一元化的的晶粒/封裝探索、協同設計與分析平台上，使用3Dblox 2.0標準與3DFabric技術，實現完整的全端（full-stack）設計。其具有的整合式系統分析能力能優化熱能（thermal）和功率（power），並配合3Dblox 2.0系統原型設計，可協助確保設計的可行性。另一方面，新思與Ansys公司也持續進行合作，藉由整合新思3DIC Compiler平台與Ansys的多重物理（multi-physics）分析技術，提供系統層級簽核準確度。同時，新思的3DIC Compiler平台還能與新思測試產品系列彼此協調運作，以確保大量數據測試與品質。
已獲多家領先企業採用的新思UCIe PHY IP，在台積的N3E製程上已實現矽晶設計成功案例，可協助設計人員有效率地將晶粒到晶粒連接性的現行標準整合到其他多晶粒系統設計中。結果顯示可將16Gbps的功耗效率與效能擴充至24Gbps，同時展現出穩固鏈接邊距。新思完整UCIe控制器、PHY和驗證IP解決方案，可同時支援標準與先進封裝技術，提供測試、修復與監控能力，以協助確保在現場運作情況下，仍能確保多晶粒系統的高度可靠性。此外，新思也為HBM3提供一套完整的IP解決方案，以應對多晶粒系統的高記憶體頻寬需求。新思IP與新思3DIC Complier平台的結合，藉由將繞線、中介層研究與訊號完整性分析自動化，支援3Dblox 2.0晶粒到晶粒可行性研究，促成了更高的生產力，並降低IP整合的風險。
新思強調：
- 新思的3DIC Compiler平台與3Dblox 2.0標準完成整合，提供異質整合與完整的探索到簽核（exploration-to-signoff）解決方案。
- 在台積N3E製程上通過矽晶設計成功案例的新思UCIe PHY IP，提供低延遲、低功耗與高頻寬的晶粒到晶粒（die-to-die）連接性。
- UCIe PHY IP 結合3DIC Compiler平台優化多晶粒（multi-die）系統的設計，達成更好的品質，並將整合的風險降至最低。
