已經成功為客戶設計出數千款晶片，平均全球每年出貨量達數億顆的智原科技，在CADENCE一年一度的技術研討會 CDNLive 2013大會上，分享該公司於2011年承接了韓國業者委託的4G基地台處理器晶片的設計專案。該專案委託智原設計邏輯閘數超過3億個的大型晶片，寫下台灣第一紀錄。
難度高10倍的挑戰
有需求就有商機。隨著雲端運算與物聯網時代的興起，將會有更多的人、裝置與數據會彼此互連，也因此，預期未來幾年業界對於功能強大的網路處理器的需求將持續攀升。但要如何在七個月內完成台灣第一顆邏輯閘數達3億個的複雜晶片設計，這是智原面臨的關鍵挑戰。
從前段SoC設計到後段晶片建置的完整過程中，智原採用了Cadence的多項解決方案，包括原型設計First Encounter、Encounter數位設計實現、Incisive驗證平台、Encounter Conformal Equivalence Checker以及Sigrity封裝與PCB訊號和電源分析工具，以及驗證IP (VIP)等。
智原科技SoC發展暨服務處處長吳坤城以數字，說明這個專案的難度。包括採用了超過100個內部開發和第三方的IP、有5個6G Serdes IP、FCBGA封裝的接腳數超過1000個、Process Corner超過20個。同時，為了達成7個月內完成後段建置投片成功的目標，必須確保每一個環節在執行上都能以最有效率的方式進行，以執行一次的時序收斂為例，從時序優化到RC擷取到SI分析再到STA檢查的時間必須縮短在4天以內完成。接著，來到後段驗證，70GB的GDS檔案，必須於2天內完成所有實體驗證。
吳坤城表示，「我們遭遇的設計挑戰主要有三個層面，首先是處理超大資料容量的能力，其次是要有極高效率進行建置與驗證，同時，要能夠高度掌握跨領域的異質整合技術。」從前端晶片設計，到後段建置與製造，充分考驗著智原對於大型專案的設計與管理能力。與一般消費市場常見的一千萬、二千萬閘的設計相比，這個三萬閘的設計規模，挑戰難度高出十倍以上。
「事先展開階層式(hierarchical)設計方法、在建置階段導入能顯著提升效率的設計流程，以及新的整合設計方法，是智原能夠克服這些挑戰的關鍵。」吳坤城表示，有效應用EDA工具，扮演了相當重要的角色。以原型分析為例，智原透過結合運用階層式方法與分割指引(partition guideline)，將每個週期從 2 個星期，縮短到僅需 3 至 5 天。
除了工具，吳坤城也肯定Cadence的技術支援。他說，「我們當時常常與Cadence在美國的研發團隊開會，針對設計執行結果與功能建議，直接進行討論，期望能立即解決我們遭遇到的問題，Cadence展現出高度的配合度，這可說是雙方研發團隊緊密合作的一個最佳範例。」
衝破難關、寫下第一
秉持「分割、整合、效率」的三大原則下，智原成功地在7個月內實現了 3 億閘SoC投片，完成設計目標。當客戶採用聯電 40 奈米的製程投片量產的那一刻，智原已經衝破難關，寫下台灣第一的記錄。
談下一步計畫，吳坤城說，設計能力與經驗之外，良好的整合與管理能力，是這個三億閘晶片專案得以成功的重要關鍵。未來，智原將朝向 10 億閘級(Billion-Gate)的晶片設計做準備。
