益華電腦（Cadence）近日宣布與台積公司（TSMC）簽署一份為期多年的協議，針對行動、網路架構、伺服器與 FPGA 應用軟體的先進製程設計，開發16奈米 FinFET 技術專屬設計基礎架構。兩家公司這樣的深度合作，於更早之前於設計流程的階段便已展開，將有效地解決 FinFET 專屬的設計挑戰 – 從設計分析一直到signoff 也將提供必須的基礎架構，實現超低功耗、高效能晶片。
FinFET有助於提供功耗、效能與面積（PPA）優勢，這是在16奈米和以下製程技術開發高度與眾不同SoC設計的必備要項。FinFET採用從基底突出的垂直鰭狀結構，眾多閘極包裹在鰭的上方與周圍，產生許多具備低洩漏電流與快速交換效能的電晶體。這長期的 Cadence-TSMC 合作關係將創建設計基礎架構，在行動與企業應用專屬的先進FinFET設計方面，滿足晶片設計人員所需的精準電氣特性與寄生模型的需求。
台積公司設計基礎架構行銷事業部資深協理 Suk Lee 表示：「 FinFET 裝置需要更高的精準度，從分析一直到signoff，這就是台積公司與 Cadence 在這項計畫上攜手合作的原因。這項合作將使設計人員能夠比過去更充滿自信地運用此項全新的製程技術，協助共同客戶達成功耗、效能與產品快速上市的目標。」
益華電腦晶片實現事業群資深副總裁徐季平表示：「建立這種複雜、開創性製程所需的設計基礎架構，需要晶圓廠與EDA技術創新廠商之間的密切協作。與FinFET技術領導者台積公司合作，Cadence貢獻獨家技術創新與專業，為設計人員提供所需的FinFET設計功能，讓高效能、具備電源效率的產品順利上市。」
