2010 VLSI 半導體產業盛宴 （五）
近年來，利用氮化矽局部電荷儲存原理，取代浮停閘（Floating Gate）記憶體晶胞的研究越來越多。因此關於氮化矽記憶體元件可靠度的研究也越顯得重要。本文著重於研究由閘極蝕刻所引發的形狀效應，並且討論其在NAND陣列下所反應出來的元件特性。
旺宏研發部門在75奈米的通道長度之下的NAND架構做出兩種閘極形狀，分別是「垂直形狀」和「梯形狀」的閘極，並且比較兩者之間的元件差異性，值得一提的是，本實驗採用BESONOS的結構作為實驗試片。
結果與討論
比較了垂直狀和「梯形狀」的閘極之後，旺宏研發部門發現「梯形狀」閘極呈現較慢的寫入／抹除速度，這樣的結果可以歸於「梯形狀」的氮化矽邊緣沒被閘極完全控制住，導致寫入和抹除的速度因為閘極控制能力較差而變慢。當旺宏研發部門進一步分析「梯形狀」的電流-電壓特性時，可以觀察到此元件經過了一萬次的寫入／抹除循環之後，導通電流(Ion)和次臨限擺盪(sub-threshold swing)會同時變差，這樣的效應像是局部電荷殘留在氮化矽中所導致的。
為了進一步證明有局部電荷殘留，旺宏研發部門也比較了經過寫入-抹除循環後的串接電阻(string resistance)，還有臨限電壓(Vt)的變化量，可以明顯看到「梯形狀」的試片會比垂直狀擁有較大的串接電阻以及較大的臨限電壓值，這都可以證明有局部負電荷殘留導致，旺宏研發部門可以推導出「梯形狀」的閘極面臨的一些問題：一開始「梯形狀」的閘極就會擋住一些汲極／源極的離子佈植，造成靠近閘極附近的汲極和源極濃度不足。再來是元件經過了寫入-抹除循環後會有局部負電荷殘留在閘極邊緣，這些殘留的負電荷會進一步把濃度不足的汲極和源極空乏(deplete)掉，這麼一來，「梯形狀」閘極將會呈現較差的元件可靠度。
另一方面，在量測受擾單元(disturbed cell)時，旺宏研發部門也發現了垂直狀和「梯形狀」閘極呈現不同的自我升壓(self-boosting)現象，在與給予不同的導通電壓(Vpass)之下，垂直狀閘極會隨著越高的導通電壓而導致越多的擾動量；但是對於「梯形狀」閘極而言，擾動量卻不會隨著導通電壓的改變而有明顯變化，這表示說垂直狀的閘極呈現的是”整體自我升壓”(global self-boosting)；而「梯形狀」閘極則是呈現出”局部自我升壓”(local self-boosting)。其中，”整體自我升壓”在同一位元線上的所有通道將有相同的電位，這是因為所有的汲極和源極都導通的緣故；但是「梯形狀」閘極的汲極和源極濃度較淡，所以容易被空乏掉而切斷各通道間的路徑，因此呈現出”局部自我升壓”，這樣的行為會導致受擾單元的承受較高的通道電位。
在經過模擬之後，旺宏研發部門發現「梯形狀」閘極的受擾單元由於有較高的通道電位，所以存在著一個異常高的側向電場靠近於汲極和源極附近，一旦有多餘的電子電洞對產生，這個側向電場將會加速電子注入氮化矽，因此當旺宏研發部門增加寫入-抹除的次數時，垂直式閘極會有較明顯擾動增加量在受擾單元，還有較差的次臨限擺盪，而使得判讀高準位和低準位出現誤判。這對於元件的應用上面都是不利的消息。
總結
由於氮化矽有局部儲存電荷的特性，一旦在操作過程中有殘留的電荷存在氮化矽邊緣，元件特性將會嚴重下滑，因此，將閘極蝕刻的形狀，控制成為「垂直狀」，將是此結構在未來應用上的重點之一。
