更省電的處理器來了！益華電腦 (Cadence) 於11月6日宣布，該公司與IBM及ARM通力合作，已經將採用IBM的FinFET製程技術設計出ARM Cortex-M0處理器的14奈米測試晶片投入試產。
這項宣布，被視為是ARM、Cadence與IBM在14奈米以上的先進製程開發系統晶片 ( SoC ) 合作的重大里程碑。
Cadence晶片實現事業群資深副總裁徐季平表示：「FinFET設計為設計社群提供了重大的優勢，但也需要先進晶圓廠、IP與EDA技術的支持，以克服可觀的挑戰。Cadence、IBM與ARM通力合作克服了這些挑戰，也為各種生產設計而發展出能夠支援14奈米FinFET開發的生態系統。」
這個晶片之所以開發，是為了要驗證14奈米設計專屬基礎IP的建構基塊。除了ARM處理器、SRAM記憶體區塊之外，還包含了其他區塊，為以FinFET為基礎的ARM Artisan實體IP的基礎IP開發工作提供不可或缺的特性資料。
每當SoC往更小的面積進行設計時，將帶來新的挑戰，這些挑戰需要SoC設計產業鏈中的領導廠商通力合作，一起來解決。ARM副總裁暨實體IP事業部總經理Dipesh Patel表示：「在14奈米的設計上，多數的挑戰來自於FinFET技術，而我們與Cadence和IBM的合作就是專注於實現14奈米FinFET技術在設計與經濟成本上的可行性，克服這些挑戰。」
ARM設計工程師們運用建立在IBM的絕緣層上覆矽(silicon-on-insulator，SOI)技術之上的14奈米FinFET技術的ARM Cortex-M0處理器，提供最佳的效能/功耗組合。採用周延的14奈米雙重曝光與FinFET支援方法，搭配使用Cadence技術的工程人員來設計FinFET 3D電晶體晶片。
「這次14奈米測試晶片試產是我們在SOI上運用內建的電介質隔離功能，而在FinFET取得的重大進展。」IBM半導體研發中心副總裁Gary Patton表示：「事實上，Cadence與ARM在設計解決方案上協同作業，將這個以IBM的FinFET技術為基礎的測試晶片投入試產。我們仍將繼續合作，在14奈米以上兌現全空乏型(fully depleted) SOI FinFET裝置在省電、高效能及穩定度控制上的承諾。」
為了成功，工程師們必須要有14奈米與FinFET規則台 (rule decks) 以及更佳的時序分析的支援。這個晶片是運用Encounter Digital Implementation (EDI) 系統而設計實現的，具備運用Virtuoso工具而設計的ARM 8-track 14奈米FinFET標準單元庫。
EDI系統提供按照以FinFET為基礎的14奈米DRC規則執行設計實現所需的先進數位功能，並納入全新GigaOpt最佳化技術，享受FinFET技術所提供的功耗與效能優勢。此外，這個解決方案也運用雙重曝光更正設計實現功能。
