圖說：西門子推出 Tessent RTL Pro，加強可測試性設計能力，已獲Renesas採用。
西門子數位化工業軟體近日發佈 TessentRTL Pro 創新軟體解決方案，旨在幫助積體電路（IC）設計團隊簡化並加速下一代設計的關鍵可測試性設計（DFT）工作。
隨著 IC 設計在尺寸和複雜性方面不斷增長，工程師必須在設計早期階段識別並解決可測試性問題。西門子的 Tessent 軟體可在設計流程早期分析並插入客戶大部分的 DFT 邏輯，執行快速合成，然後執行 ATPG（自動測試向量生成），以識別和解決異常模組並採取適當措施，以此滿足客戶不斷增長的需求。
Tessent RTL Pro 進一步擴展了 Tessent 產品組合領先的設計編輯能力，可在設計早期自動分析並插入 test points, wrapper cells 和 x-bounding 邏輯，進而幫助客戶縮短設計週期，並提高其設計的可測試性。與其他解決方案不同的是，Tessent RTL Pro 可處理複雜的 Verilog 和 SystemVerilog 構造，同時保持原始 RTL 設計的外觀和體驗。
Renesas 目前已採用 Tessent RTL Pro 來推進其在設計流程 shift-left 工作上的進展。Renesas Electronics Corporation 共享研發 EDA 業務部數位設計技術部門的 EDA 資深首席工程師 Tatsuya Saito 表示，「採用 Tessent RTL Pro 設計新一代汽車半導體，使我們能夠持續推進設計流程的 shift-left 策略，減少傳統設計流程的疊代次數。現在我們不但可以達成這一切，同時還可保持一流的覆蓋率和向量數量，為後端和驗證團隊提供包含所有 Tessent IP（包括 RTL 中的 VersaPoint 測試點）的相同完整設計視圖，這對於提升我們的競爭力至關重要。」
Tessent RTL Pro能與西門子領先的 Tessent DFT 工具搭配使用，提供業界首創功能。Tessent RTL Pro 可分析 RTL 複雜度及其對測試點插入的適應性，從而評估是否可以高效地編輯客戶的 RTL 結構，這是在整個設計過程中增加測試點時的一個關鍵因素。這項創新功能可以幫助客戶縮短設計週轉時間，加快產品上市速度。
Tessent RTL Pro 的「shift-left」功能有助於增強第三方工具在合成前增加 DFT 邏輯時優化面積和時序的能力，只需執行閘極電路的掃描鍊插入工作。設計插入是在 RTL 開發階段進行，透過 RTL 輸出，可實現與第三方合成和驗證軟體無縫整合。此外，RTL Pro 所生成的設計檔案可與任何下游的合成或驗證流程配合使用，而不需要封閉流程的過程。
西門子數位化工業軟體 Tessent 部門副總裁兼總經理 Ankur Gupta 表示：「Tessent RTL Pro 繼續履行西門子的使命，為晶片設計師和 DFT 工程師提供業界最先進的解決方案，用於其設計流程。由於能在設計的 RTL 階段分析並插入 wrapper cells、x-bounding 邏輯和 VersaPoint 測試點，客戶現在可以大幅提高其設計的可測試性，從而進一步推進其設計流程計畫。」
