益華電腦(Cadence)近期宣布，GLOBALFOUNDRIES已經認證Cadence實體驗證系統(Physical Verification System，PVS)適用於65nm至14nm FinFET製程技術的客製/類比、數位與混合訊號設計實體signoff。這項認證涵蓋Cadence認可的PVS規則(rule decks)，適合於 Cadence Virtuoso整合式PVS、Cadence Encounter數位設計實現系統 (Digital Implementation System)與全晶片signoff中所使用的實體驗證。
對雙方客戶而言，通過認證的Cadence PVS 規則能夠在Cadence類比與數位流程中完全發揚設計中實體驗證 (in-design physical verification)的優勢，還能使全晶片實體 signoff 完美無缺。
GLOBALFOUNDRIES 設計解決方案協理 Richard Trihy 博士表示：「頂尖創新的廠商紛紛轉移到更小的面積，尋找能夠跟上瞬息萬變需求腳步的工具。由於 Cadence PVS 支援 65nm 至 14nm 技術製程，雙方的客戶現在能夠受惠於 Virtuoso 與 Encounter 流程中的設計中實體驗證。」
Cadence與GLOBALFOUNDRIES雙方的客戶現在可以在 PVS 進行標準化，透過與 Cadence Virtuoso 客製 IC 設計平台和 Encounter 數位設計實現系統的密切整合而實現設計中signoff，甚至實現全晶片signoff。設計中In-design PVS 讓客戶們無論在Virtuoso 或Encounter 平台中，都能夠即時偵測錯誤、產生修正指南、遞增式驗證修正，以及預防新的錯誤。Virtuoso 整合式PVS將signoff PVS 技術整合到Virtuoso Layout Suite中，並以互動式「即時」模式在繪製的同時驗證設計。Encounter 數位設計實現系統中具備時序意識的 PVS 遞增式金屬填充作法大幅縮短了signoff ECO (工程變更) 周轉時間，遠勝過傳統流程。通過認證的PVS實體signoff 確保設計符合複雜規則的要求，並且符合晶片功能的需求，又不會犧牲精準度。
Cadence數位與Signoff事業群資深副總裁 Anirudh Devgan 博士表示：「由於製造中的曝光設備缺口越來越大，實體 signoff 規則與檢查持續大幅成長。我們透過與 GLOBALFOUNDRIES 和客戶的密切合作，在當今最先進幾何佈局的要求下，不斷地提供能夠滿足設計與 signoff 複雜設計需求的技術。透過實體 signoff 的 PVS 規則台的認證，我們的客戶可在設計中駕馭與 Cadence 平台的最佳整合，實現最快速的設計定案 (tapeout) 前置時間。」
