台大電子研究所李泰成教授的技術團隊，專注於研究如何同時達到低功耗、低雜訊，而且讓通訊品質更好。聯發科、國科會、國家晶片中心及盛群半導體，都支持李泰成教授的團隊免費製作並驗證該項研究成果。
李泰成教授的團隊研究時脈產生器(Clock Generator )，好比我們用耳朵在聽東西，如果今天聲音很小，我們會很聚精會神地在聽，電路如果設計得不好，就好比頭會晃來晃去，聽不清楚。李泰成教授說，台大團隊找到一個方法，讓耳朵可以很專心聽、聽得很清楚，而且不需要消耗太多功耗。該技術團隊提出次取樣鎖相迴路(sub-sampling PLL)架構，可以降低電荷幫浦(Charge pump)雜訊，消除分頻器的雜訊。此外，還以數位脈衝寬度調變技術（DPWM）完成減少分頻器的非整數PLL操作。
李泰成教授率團隊研發出一種新架構的任意頻率合成器，相較於一般的架構，利用取樣的類比信號處理電路可移除雜訊被放大的問題，可降低傳統PLL電路產生的雜訊98%，可運用於4G以及未來更高頻寬的通訊規格，也可用於一些要降低成本而使用了較低頻石英振盪器的系統。該項研發成果將於2014的ISSCC發表，論文題目為 「一個 -112dBc/Hz 的頻寬內雜訊且無除法器的 23 億赫茲任意頻率合成器 」( A 2.3-GHz Fractional-N Divider-less Phase-Locked Loop with -112dBc/Hz In-Band Phase Noise)。
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