明導（Mentor Graphics）宣佈，Calibre nmPlatform 通過台積電 10奈米 FinFET V0.9 製程認證。此外，Mentor Analog FastSPICE 電路驗證平台也完成了電路級和元件級認證，目前正在升級Olympus-SoC 數位設計平台，以幫助台積電設計工程師更有效地驗證和優化其設計。而10nm V1.0 製程的認證預計在 2015 年第 4 季度完成。
明導與台積電為客戶的 10nm FinFET 技術新增的新功能，包括先進製程的雙重曝光、DRC檢查、「台積電全著色電路佈局方法具體化」??這句改不出來，並使用 Calibre nmDRC 和 Calibre RealTime 來提高電路佈局效率。為提升 FinFET 元件和多重曝光佈局的電路模擬，亦在 Calibre xACT 中導入了新的寄生電路參數抽取模型，並對 Calibre nmLVS™ 的元件參數抽取進行優化。針對 10nm 級的可靠性要求，Calibre PERC 已增加 P2P 電阻和電流密度 (CD) 檢查，有助於釐清電氣故障的根源。對於可製造性，明導 針對 Calibre YieldEnhancer 的 SmartFill 功能進行擴展，以期其能達到 台積電 10nm 的填充要求。
Mentor Graphics 公司 Design to Silicon 事業部副總裁兼總經理 Joseph Sawicki 表示，明導與台積電一直以來都攜手合作，以確認在先進技術上的挑戰並予以解決，雙方的合作有助於我們共同的客戶準時推出符合規格的設計並為全球市場提供更具競爭力的產品。
台積電 設計基礎架構行銷部高級總監 Suk Lee 表示，我們與明導保持長期合作關係，為一代又一代的製程提供創新性解決方案，台積電 與 明導針對 10nm FinFET 技術的合作有助於雙方客戶充分利用此突破性 3D 電晶體技術的功率、性能和密度優勢。
Analog FastSPICE (AFS) 平臺（包括 AFS Mega）多種類型的參考電路已通過 台積電 10nm FinFET 製程技術SPICE 模擬工具認證方案，而元件級別的認證正在進行中。Analog FastSPICE 平臺為大規模奈米等級類比、RF、混合信號、記憶體和客製化數位電路提供了快速而準確的電路驗證。對於嵌入式 SRAM 和其他基於陣列的電路，AFS Mega 可提供精確的模擬結果。
Mentor Graphics 和 台積電 同時還攜手在 Olympus-SoC 佈局和佈線平臺上支援10nm 全著色設計方法。Olympus-SoC 改進其功能，以支援 10nm 平面規劃、佈局和佈線要求包括多尺寸最小佈局單元和跨行約束感知標準單元佈局(multi-site and cross-row constraints-aware placement)、通孔1的預著色佈線(pre-colored routing for via1)、著色感知最小面積規則和增量化設計規則(color-aware min area rules， and incremental design rules)，同時還能兼顧到製程的變異情況。
Mentor Graphics 還對產品進行了調整以簡化多製程技術的設計和驗證流程。例如，SmartFill ECO 填充流程可幫助設計工程師應付其最後的設計變更。Calibre 工具的多重曝光功能採用的全新多重曝光圖表簡化技術可減少執行時間和除錯工作。Mentor Graphics 偕同 台積電 對 Delta-V 檢查的可用性和速度進行優化，使用 Calibre nmDRC 產品和 Calibre RealTime 工具可協助客戶應付 DRC 和雙重曝光日益複雜的檢查。設計工程師可利用台積電 Sign-off Calibre 產品平臺的Calibre nmDRC 工具，並結合 Calibre RealTime 產品來提升效率並降低整體的 TAT。Mentor Graphics 與 台積電 持續合作，確保為雙方客戶提供的 EDA 工具不僅可針對最新的製程技術進行優化，而且可為其他最尖端的技術精簡流程。
