新思科技宣布意法半導體(STMicroelectronics) 已將TetraMAX II佈署在他們的標準SoC設計流程中。藉由TetraMAX II ATPG大幅加速測試型樣生成(test pattern generation)的執行時間(runtime)，並減少型樣數量。
面對SoC設計與日俱增的複雜性及上市時程壓縮的挑戰，意法半導體在生成高品質製造測試型樣時，必須達成快速的周轉時間(turn-around time，TAT)。利用數百萬閘的FD-SOI SoC設計進行測試評估後，TetraMAX II證明能讓執行時間的速度提升一個量級(an order of magnitude)，並能大幅減少測試型樣數(test-pattern-count)，且不影響測試涵蓋範圍。
意法半導體數位暨混合流程ASIC部門負責SoC整合及DFT方法論的部門經理Roberto Mattiuzzo表示：「過去幾年來我們與新思科技密切合作，因應複雜度及製造測試成本提升的製造測試挑戰，同時還得滿足高品質及快速TAT的要求。在高密度FD-SOI晶片上進行測試評估的過程中，TetraMAX II能使測試型樣的生成速度提升一個量級，同時大幅減少測試型樣數，而不會造成任何測試涵蓋範圍的損失。有鑑於這些測試結果，我們有信心提早進行首批矽晶(first-silicon)樣本的測試，相信也能縮短測試時間。」
新思科技執行副總裁暨設計事業群總經理Antun Domic說道，包含意法半導體在內的眾多客戶皆仰賴新思科技的測試解決方案，以確保達成快速的TAT以及低成本高品質。「新思科技與意法半導體的合作關係也將因這次的合作而更加緊密。根據意法近期對TetraMAX II的評估結果，新思科技再次證明對客戶的承諾，即持續在ATPG等相關技術上帶來創新，為客戶解決製造測試的考驗。」
