新思DesignWare 助攻台積5奈米 

 圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。

 圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。

台積5奈米製程進度受全球矚目,新思科技(Synopsys)針對將採用台積 5奈米製程技術生產高階系統單晶片(SoC)的客戶,推出新一代DesignWare介面與基礎IP,助攻創新研發達成高效能、省電、精巧等多重目標,將於六月底上市。 

日前台積電股東會中,董事長劉德音表示,即使新冠肺炎衝擊全球,但很特殊的是高科技產業並沒有受到太大影響,關鍵在於許多創新研發持續推進。新思科技近日宣佈,該公司的DesignWare IP組合已在台積5奈米製程完成驗證,幾乎涵蓋所有高速通訊協定的介面IP和基礎IP,助攻高階雲端運算、AI加速器、網路和儲存應用SoC的開發。 

5G通訊及人工智慧高速運算,是驅動5奈米龐大商機的兩大力量。為達高速通訊、高效能、省電、精巧的目標、SoC設計者在設計時,除了建構晶片的功能外,還必須預先了解並克服一系列製造流程直到封裝的所有挑戰。 

為了實現大數據傳輸,不但速度要快,而且必須做到低延遲,新思DesignWare介面實體層IP整合了傳輸速率達112G/56G 的乙太網路、裸晶對裸晶(Die-to-Die)的系統級封裝(SiP)、高速連接處理器、加速器以及記憶體的CXL、電腦匯流排最新標準PCIe 5.0,以及最新通訊協定CCIX等技術。 

在記憶體頻寬和電源效率方面,其高效能記憶體介面IP,適用於電腦下世代記憶體規範DDR5、手機等移動平台最新記憶體規範LPDDR5和寬頻記憶體HBM2/2E;在系統級封裝(SiP)方面,新思的DesignWare MIPI 實體層IP提出寬頻、低功耗的SerDes PHY解決方案, 以超短距離(XSR)裸晶對裸晶連接,達成達112G的傳輸速率,服務新世代網絡和超大規模數據中心的應用;此外,新思也將基礎IP再優化,包括邏輯庫(libraries)、多埠記憶體編譯器(memory compiler)和內容可立體定址的記憶體(TCAM)。 

DesignWare IP 是 新思科技持續錘鍊二十年的智財軟體,台積設計建構管理處資深處長Suk Lee表示,基於台積5奈米製程技術的廣泛DesignWare IP組合,以及台積5奈米製程技術帶來功耗與效能的顯著提升,可協助客戶做到一次就成功的矽晶設計(first-pass silicon success),並快速掌握高效能運算市場商機。



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