雲合作 加快時序簽核

  •  文:Wa-People/王麗娟 Janet Wang
  •  圖:Wa-People/編輯中心
  •  2020.06.19

圖說:Cadence CloudBurst平台與微軟 Azure合作,基於台積電技術實現Cadence簽核解決方案的方式,為客戶提供了完整時序簽核的快速途徑。

益華電腦(Cadence)與台積電、微軟合作,利用雲端基礎架構,縮短半導體設計簽核時程,實現了雲端的時序簽核方案。不但適用於各種應用市場,而且不受限於眼前的硬體投資,有助於顯著提升生產效率。

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新思DesignWare 助攻台積5奈米 

  •  文:Wa-People/王麗娟 Janet Wang
  •  圖:Wa-People/編輯中心
  •  2020.06.15

圖說:新思科技針對台積公司5奈米製程技術推出業界最廣泛的IP組合,能加速高效能運算SoC設計。

台積5奈米製程進度受全球矚目,新思科技針對將採用台積 5奈米製程技術生產高階系統單晶片(SoC)的客戶,推出新一代DesignWare介面與基礎IP,助攻創新研發達成高效能、省電、精巧等多重目標,將於六月底上市。 新思科技近日宣佈,該公司的DesignWare IP組合已在台積5奈米製程完成驗證,幾乎涵蓋所有高速通訊協定的介面IP和基礎IP。

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Cadence獲台積電N6及N5製程認證

  •  文:Wa-People/李慧臻 Jane Lee
  •  圖:Wa-People/編輯中心
  •  2020.06.08

圖說:Cadence與台積電合作加速行動與超大規模電子技術創新,其數位與客製/類比EDA流程獲得台積電N6及N5製程認證。

益華電腦宣佈,為台積電N6及N5製程技術提供優化結果,增強其數位全流程及客製/類比工具套裝。Cadence工具套裝運用於台積電最新N6及N5製程技術,已通過台積電設計規則手冊及SPICE模型認證。與台積電共同攜手客戶,透過台積電N7、N6及N5等先進製程生產設計,並已於全球實現成功設計定案。

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3DIC Compiler 實現先進多晶粒封裝

  •  文:Wa-People/李慧臻 Jane Lee
  •  圖:Wa-People/編輯中心
  •  2020.05.13

圖說:新思科技推出3DIC Compiler 為業界第一個可加速多晶粒(multi-die)系統設計與整合的統一平台。

新思科技推出3DIC Compiler平台,可在單一封裝中實現複雜的2.5D和3D多晶粒系統的設計與整合。該平台提供全面性的整合、高效且易於使用的環境,透過單一解決方案提供架構探索、設計、實作與簽核,同時達到訊號、功耗與熱完整性的最佳化。

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新思推RTL Architect 加速晶片設計

  •  文:Wa-People/王麗娟 Janet Wang
  •  圖:Wa-People/編輯中心
  •  2020.03.27

圖說:新思科技推出RTL Architect 可加速設計收斂(design closure),其獨特的RTL調整環境(tuning environment)減少實體設計重複(Iterations)。

為了提升功耗、效能和面積(PPA)的表現,以符合人工智慧和汽車應用等新垂直市場的要求,快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。新思科技近日宣布RTL Architect上市,有效加速RTL設計收斂(design closure)及整體晶片設計流程。

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全新數位流程 實現卓越設計

  •  文 / 圖:Wa-People/李慧臻 Jane Lee
  •  2020.03.24

圖說:Cadence宣布其優化數位全流程,提供達3倍的生產力並提升結果品質。Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶表示,全新數位全流程的增強,係建立在廣泛採用的整合流程基礎之上,進一步提升了Cadence數位及簽核設計的領導地位。(Wa-People資料照)

益華電腦宣布,推出全新的數位全流程,該流程經數百個先進製程設計定案所驗證,可進一步優化包括汽車、行動、網路、高效能運算及人工智慧等各種應用領域的功耗、效能及面積結果。

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